Paralelismo ao nível de instruções

Um multiplicador pode continuar a trabalhar enquanto a ALU calcula uma subtração independente. O paralelismo ao nível de instruções, ILP, aproveita esse trabalho simultâneo. O número de unidades não chega para decidir quais as operações que podem avançar: precisamos de conhecer dependências, disponibilidade dos operandos e portos partilhados.

RAW, WAR e WAW

Dependência	Ordem a preservar	Exemplo
RAW, verdadeira	Ler depois da escrita que produz o valor	add t0,t1,t2; sub t3,t0,t4
WAR, antidependência	Não destruir um valor antes da leitura anterior	sub t3,t0,t4; add t0,t5,t6
WAW, de saída	A última escrita do programa deve prevalecer	add t0,t1,t2; sub t0,t3,t4

RAR, duas leituras, não obriga a ordenar resultados. RAW transporta um valor calculado; WAR/WAW podem desaparecer por renomeação, atribuindo destinos físicos ou etiquetas diferentes às escritas.

O facto de duas instruções usarem memória exige também considerar endereços: um load pode depender de um store anterior no mesmo endereço. Se não se conhece o endereço, não se pode assumir independência.

Latência e intervalo de início

Uma multiplicação pode ter 6 fases de execução e aceitar uma nova operação em cada ciclo. Outra unidade pode demorar 6 ciclos e aceitar outra só depois de terminar. A latência é igual; o intervalo de início é diferente.

Para $n$ operações independentes, duração $L$ e intervalo de início $I$, o tempo da primeira entrada à última saída é:

$$C=L+(n-1)I.$$

Quatro operações com $L=6,I=1$ terminam em 9 ciclos. Com $I=6$, levam 24. Se o enunciado define latência como ciclos adicionais ao ciclo inicial, uma latência 5 corresponde a 6 ciclos ocupados, por isso converte a notação antes de desenhar.

Múltiplas unidades com emissão em ordem

Usamos IF e ID de um ciclo, uma ALU de um ciclo e um multiplicador de três fases, com intervalo de início 1. Todas as instruções passam depois por MEM e WB comuns, uma por ciclo, pela ordem do programa. Há atalhos para EX, memórias I/D separadas e não há faltas. Cada unidade retém a saída até poder passar por MEM; enquanto essa saída está retida, não aceita uma operação que a substitua. Uma instrução bloqueada em ID retém as seguintes.

Este é um modelo didático fechado para praticar traços, não a organização de referência das aulas. A apresentação usa unidades sem atalhos e outras latências: soma e subtração inteiras com latência 0 e intervalo 1, soma e subtração em vírgula flutuante com latência 3 e intervalo 1, multiplicação com latência 6 e intervalo 1, divisão com latência 24 e intervalo 25. Antes de contar num enunciado, confirma sempre as latências, os atalhos e a ordem de passagem que esse enunciado fixa.

mul t0,t1,t2
lw t3,0(a0)
add t4,t0,t3
sub t5,t6,a1

A multiplicação começa EX no ciclo 3 e termina no fim de 5. O load poderia terminar o cálculo do endereço no fim de 4, mas não pode passar por MEM antes da multiplicação mais antiga. O quadro distingue essa espera estrutural da espera do add pelos valores.

Instrução	IF	ID	Execução	MEM	WB
mul	1	2	3–5	6	7
lw	2	3	Endereço em 4; espera em 5–6	7	8
add	3	4–7	8	9	10
sub	4–7	8	9	10	11

No ciclo 6, MEM serve a multiplicação; no 7, serve o load. O dado carregado só existe no fim de 7, pelo que o add pode recebê-lo em EX 8 pelo atalho MEM/WB. O produto já está disponível. A sub é independente, mas não ultrapassa o add retido em ID.

A ordem mul; sub; lw; add pode ocupar a ALU durante a multiplicação, se conservar a semântica e não houver exceções ou efeitos externos relevantes. Ainda assim, verifica o porto MEM comum e a ordem de conclusão: ocupar uma unidade livre não garante que o tempo total diminua.

Em outros modelos, o porto de escrita pode ser comum mas MEM separado, ou a conclusão pode ocorrer fora de ordem. Essas hipóteses mudam a tabela. Antes de contar, fixa quais os recursos comuns e qual a ordem imposta.

Emissão múltipla

Um processador superescalar emite mais de uma instrução por ciclo. Supõe duas vias: uma ALU e uma memória. O par add; lw pode emitir junto se for independente; duas operações de memória não cabem nesse ciclo, mesmo com endereços distintos.

Par candidato	Pode emitir junto neste modelo?	Motivo
add t0,t1,t2; lw t3,0(a0)	Sim	Uma ALU, uma memória e operandos independentes
lw t0,0(a0); add t1,t0,t2	Não	O add precisa do resultado do load
lw t0,0(a0); sw t1,0(a1)	Não	Ambos pedem a única via de memória

A ausência de dependências não elimina limites de classe, portos ou unidades. Um salto pode ainda limitar a janela de instruções úteis disponível para formar pares.

Para 100 instruções em 60 ciclos: IPC=$100/60=1,667$ e CPI=$60/100=0,6$. CPI inferior a 1 é possível em emissão múltipla. O pico de duas instruções por ciclo não garante IPC 2 em um programa real.

Sequenciamento dinâmico

O hardware pode manter uma janela de instruções e selecionar as que têm operandos e recursos disponíveis. Assim, uma operação independente pode ultrapassar outra à espera de um dado. Em Tomasulo, ambas entram nas estações pela ordem do programa; a escolha da operação que começa a executar é que pode mudar essa ordem. Continua a ser necessário preservar o significado do programa.

O algoritmo de Tomasulo faz esse controlo com estações de reserva, etiquetas e difusão de resultados. Em processadores especulativos, um reorder buffer permite confirmar resultados por ordem, preservar exceções precisas e descartar o caminho errado de um salto. Executar, difundir um resultado e confirmar uma instrução são eventos diferentes.

Desenrolar ciclos aumenta instruções independentes, mas aumenta o código e pode exigir mais registos. Uma otimização tem de respeitar o custo de memória, a pressão sobre caches e a semântica dos resultados, sobretudo em vírgula flutuante.